Advanced UVM

Questo workshop di tre giorni e' progettato per chi usa l'UVM e vuole migliorare il suo livello di conoscenza.

Introduction to UVM

Questo corso di 4 giorni e' per i progettisti digitali interessati a sviluppare ambienti di verifica in SystemVerilog tramite la metodologia UVM (Universal Verification Methodology).

System Verilog Assertions

Corso di 1 giorno che, tramite esempi, spiega la sintassi e l'uso delle asserzioni in System Verilog

OOP in System Verilog

Corso di 2 giorni che spiega come sfruttare le potenzialita' della programmazione ad oggetti all'interno di un ambiente di verifica

System Verilog for Design

Corso di 2 giorni piu' un giorno opzionale di introduzione al Verilog per progettisti che non conoscono il Verilog.

System Verilog for Verification

Corso di 4 giorni rivolto a chi gia' si occupa della verifica di dispositivi integrati digitali e vuole passare alla verifica tramite l'uso del SystemVerilog.

Verilog Fundamentals for System Verilog

Il corso di 1 giorno e' una introduzione alla linguaggio Verilog con enfasi ai costrutti richiesti per la creazione di testbench in System Verilog.

Introduction to Verilog

Corso di 3 giorni rivolto a progettisti digitali che insegna a scrivere codice RTL efficiente ed orientato alla sintesi e che comprende la verifica della struttura tramite la scrittura di opportuno testbench.

Advanced VHDL for Design

Corso di 3 giorni orientato all'uso di tecniche e costrutti del VHDL non comunemente usati.

Advanced VHDL for Verification

Corso di 3 giorni orientato la verifica dei dispositivi integrati digitali con enfasi su tecniche di progettazione, strategie per la scrittura di testbench e gestione del progetto.