System Verilog Assertions
Descrizione
Corso di 1 giorno che, tramite esempi, spiega la sintassi e l'uso delle asserzioni in System Verilog
Durata
1 giorno
A chi è rivolto?
Il corso e' indirizzato a progettisti e in generale a chi si occupa di verifica dei dispositivi digitali integrati tramite l'uso delle asserzioni per la verifica della correttezza del programma
PREREQUISITI
La conoscenza di linguaggi dedicati alla verifica dell'Hardware tramite l'uso di espressioni regolari e' consigliata
aRGOMENTI TRATTATI
- Immediate assertions
- Immediate vs Concurrent assertions
- Concurrent assertions
- Boolean Expressions
- Sequences
- Property Block
- Verification Directives
- Sequence blocks
- Sequence Operators
- Repetition operators
- Sequence expressions
- Property blocks
- Local Data values
- Verification Directives
- Bind Directive
- Multi-clock sequences