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Introduction to UVM
Description

Questo corso di 4 giorni e' per i progettisti digitali interessati a sviluppare ambienti di verifica in SystemVerilog tramite la metodologia UVM (Universal Verification Methodology).

DURATION
4 Giorni
TARGET AUDIENCE
A chiunque si occupa della Verifica del dispositivo, conosce il System Verilog e vuole realizzare testbench in UVM traendo vantaggio dalle potenzialita' di tale metodologia.
PREREQUISITES
Buona conoscenza del System Verilog. Conoscenza della "programmazione ad oggetti" e di liguaggi "class-based" tipo C++ puo' essere di aiuto.
ARGUMENTS COVERED
  •  Introduction to UVM
  • Generating Reports and Messaging
  • Transaction-level Communication
  • Modeling Transactions
  • Basic Testbench Structure
    • Components
    • Phasing
    • Start and end of simulation
  • Introduction to the UVM Class Factory
  • Connecting to the DUT
  • Analysis
    • UVM Analysis components
    • Scoreboards, coverage collectors, predictors
  • Hierarchy
    • UVM Components and Hierarchy
    • Hierarchical API
  • Creating a Configurable Test Environment
    • Factory Overrides
    • Resources, configurations
  • Stimulus generation
    • Sequences
    • Scenarios (testing patterns)
  • UVM registers
    • Register model development
    • Register model integration
    • Register model usage
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