Introduction to Verilog
Description
Corso di 3 giorni rivolto a progettisti digitali che insegna a scrivere codice RTL efficiente ed orientato alla sintesi e che comprende la verifica della struttura tramite la scrittura di opportuno testbench.
DURATION
3 giorni
TARGET AUDIENCE
Questo corso di 3 giorni è rivolto ai progettisti che non conoscono il Verilog e desiderano acquisire familiarità con tale linguaggio. Particolare enfasi viene data alla scrittura del codice RTL per la sintesi. Vengono inoltre fornite nozioni su come scrivere testbench per la verifica del codice RTL.
PREREQUISITES
Conoscenza base della progettazione di sistemi digitali.
La consocenza di lingaggi di programmazioni puo' aiutare.
ARGUMENTS COVERED
- Verilog modeling
- Using your Simulator
- Verilog basics
- Procedural assignments
- Design a sequential pipe
- Synthesizing your design
- Operators
- Programming statements
- Sensitivity lists
- Continuous assignments
- Primitives
- Tasks
- Functions
- Timing accuracy
- Verification using Verilog
- Bi-directionals
- Synthesis issues
- Finite State machines (exercise)