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System Verilog for Design
Description

Corso di 2 giorni piu' un giorno opzionale di introduzione al Verilog per progettisti che non conoscono il Verilog.

DURATION
2-3 giorni
TARGET AUDIENCE
Il corso e' rivolto a Verification engineers che sviluppano algoritmi RTL e devono usare il SystemVerilog per la verifica funzionale del dispositivo anche tramite l'uso di concurrent assertions
PREREQUISITES
Saper scrivere codice RTL
ARGUMENTS COVERED
  • Main Topics Covered
    • Data Types
    • Tasks and Functions
    • Arrays and Structures
    • Reducing RTL Ambiguity
    • RTL Programming
    • Hierarchy
    • More Synthesis Constructs
    • Interfaces
    • System Verilog Assertions
  • Optional introductory topics
    • Structure
    • Data types
    • Modules
    • Hierarchy
    • Procedural block
    • Procedural Assignments
    • if..else & case
    • Continuous Assignments
    • Tasks & Functions
    • Finite State Machines
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