Verilog Fundamentals for System Verilog
Description
Il corso di 1 giorno e' una introduzione alla linguaggio Verilog con enfasi ai costrutti richiesti per la creazione di testbench in System Verilog.
DURATION
1 giorno
TARGET AUDIENCE
Verification engineers che conoscono il VHDL ma non il Verilog.
PREREQUISITES
Conoscenza dei concetti legati ai linguaggi HDL.
ARGUMENTS COVERED
- Lexical conventions
- Allowed characters
- Escaped Identifiers
- String Literals
- System Functions and Macros
- Displaying text
- Monitoring signals
- Compile time directives
- Data types
- Net types
- Variable types
- Assignment
- Race conditions
- Modules
- Ports
- Instances
- Processes
- Scheduler
- Procedural assignments
- Connecting & driving ports
- Operators
- Programming statements
- if-else
- case
- Tasks and Functions